verilog有4种逻辑状态0高阻态、1、z、x对应低、高电平、高阻态、不确定状态；出现x状态一般在simulation的时候。 x是不定，就是不确定。一般在simulation的时候出现了x，这是就应该去注意下，当然在reset之前的ff一般都是x，实际电路里是没有x的。 Verilog的延迟： 上升延迟：在门的输入发生变化的情况下，门的输出从0，x，z变化到1所需的时间成为上升延迟； 下降延迟：下降延迟是指门的输出从1，x，z变化到0所需的时间； 关断延迟：门的输出从0，1，x变化为高阻Z所需的时间。 verilog： 是目前应用最为广泛的硬件描述语言，可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
在设计单片机的外围电路时经常需要用到上拉和电阻，上拉电阻的取值一般在4.7k-10k左右，是根据经验取值的，没有特别的计算方式。下面介绍一下上拉电阻。
是上拉电阻所谓上拉电阻，就是将单片机的GPIO口通过一个电阻接至电源，在初始情况下给该GPIO引脚一个确定的高电平，防止没有上拉电阻而导致误动作。如下图所示，是上拉电阻典型的应用。
图中电阻R48是两个上拉电阻，DO1C接到单片机的GPIO口作为输入口，在初始条件下单片机检测到高电平。DO2接单片机的GPIO口作为输出口，单片机未输出时，该引脚被上拉至高电平，防止9012三极管误动作。与上拉电阻相对的是下拉电阻，就是将单片机的GPIO口通过电阻接至GND，在初始状态下信号为低电平，防止误操作。
上拉电阻如何取值上拉电阻没有明确的计算公式和技术要求必须是多大，一般都是根据典型值和经验值选取，在设计电路时，一般选取4.7k-10k之间作为上拉电阻，下拉电阻也是这个范围。
上拉电阻起到什么作用上拉电阻一般起到如下几个作用：
给GPIO一个确定的电平信号。单片机的GPIO口在初始状态下可能是一个不确定的信号，从而导致误操作，为了克服这种情况，加入一个上拉电阻就把该端口钳制在了高电平，从而避免误触发。
提高端口的驱动能力。对于一些开漏极、开集电极输出的电路而言，其端口只能输出信号却没有带载能力，比如光耦的OC输出以及比较器的OC输出，在输出端加入上拉电阻提高其驱动能力。比较器的输出如下图所示。
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接电源正极的拉电阻称之为上拉电阻，接电源负极的拉电阻称之为下拉电阻在数字电路的世界中只能识别”0″和“1”，加入上拉电阻，可以把未知状态的电路控制为高电平“1”；加入下拉电阻，可以把未知状态的电路控制为低电平”0″，可以有效的防止意外发生。
上拉电阻电路分析在下图电路A中，没有加入上拉电阻，在开关没有导通时，输入端口A的电平状态是未知的。在下图电路B中，加入了上拉电阻（连接到VCC的拉电阻称为上拉电阻），在开关没有导通时，输入端口B由于通过上拉电阻连接到VCC，所以电平状态钳制为高电平。很明显B电路的设计优于A电路下拉电阻电路分析在下图电路C中，没有加入下拉电阻，在开关没有导通时，输入端口C的电平状态是未知的。在下图电路D中，加入了下拉电阻（连接到GND的拉电阻称为下拉电阻），在开关没有导通时，输入端口D由于通过下拉电阻连接到GND，所以电平状态钳制为低电平。很明显D电路的设计优于C电路三极管驱动电路中往往也会加入上拉或者下拉电阻在下图的继电器驱动电路中，NPN三极管的驱动电路加入了下拉电阻，DR没有输入驱动信号时，下拉电阻把三极管的基极钳制在低电平，能有效的防止三极管意外导通；PNP三极管的驱动电路加入了上拉电阻，DR没有输入驱动电信号时，上拉电阻把三极管的基极钳制在高电平能，能有效的防止三极管意外导能。
上拉电阻、下拉电阻总结上拉电阻可以让信号钳制在高电平；下拉电阻可以让信号钳制在低电平
欢迎大家讨论上拉、下拉电阻会用在哪些应用场合？你觉得三极管放大电路中的基极（b）偏置电阻算是上拉或者下拉电阻吗？
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