Verilog和C之间的区别1、定义：Verilog是用于模拟电子系统的硬件描述（HDL）语言，而C是允许结构化编程的通用编程语言。因此，这是Verilog和C之间的主要区别。2、文件扩展名：文件扩展名是Verilog和C之间的另一个区别.Verilog文件具有.v或.vh文件扩展名，而C文件具有.c文件扩展名。3、用法Verilog有助于设计和描述数字系统，而C有助于构建操作系统，数据库，编译器，解释器，网络驱动程序等。Verilog是一种硬件描述语言（HDL），有助于描述网络交换机，微处理器，触发器等数字系统。因此，可以使用该语言描述数字系统的硬件。C是一种支持结构化编程的高级通用编程语言。C语言的开发人员是Dennis Ritchie。它是许多编程语言的基础，如Python，Java等。程序员可以很容易地理解C程序，但计算机不理解它们。因此，编译器将C源代码转换为等效的机器代码。计算机了解此机器代码，并执行程序中定义的任务。C程序的执行速度比基于解释器的编程语言（如PHP，Python等）更快。
这三本我都看过。第三本最适合初学者（是指以前从来没有接触过verilog语言），它是从宏观的角度来介绍这门课程，但又不乏具体的语法的应用。若果看完这本，可以看更详细一点的，第二本就很好，介绍的很详细。但如果是初学的时候用第二本，由于太详细，会让人有烦躁的感觉，本来verilog就那么点东西，它似乎讲了很多。 我第一本看的是verilog高级数字设计，就是夏宇闻翻译的那本，对于初学者来说太深了，而且内容太多，看久了会烦。 这是我的经验，希望对你有帮助！！
Verilog HDL是目前应用最为广泛的硬件描述语言．Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． Verilog HDL进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． Verilog HDL是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog 的设计者想要以 C 编程语言为基础设计一种语言，可以使工程师比较容易学习。 Verilog 是由en:Gateway Design Automation公司于大约1984年开始发展。Gateway Design Automation公司后来被 Cadence Design Systems于1990年所购并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。
如果您是专用集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。
设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。